数字钟实验报告
数字钟电路设计1
实验报告
选课序号：22
22201*1283
电气一班王继越201*.12.29
大连海事大学实验报告
指导教师：王琳
2一、实验目的
1.通过数字中逻辑电路设计，掌握分频、计数、译码、显示等数字系统的设计方法；
2.熟悉N进制计数器的设计方法；
3.熟悉七段数码管结构原理及使用方法；4.熟悉BCD译码驱动电路的原理及使用方法5.学习中规模集成电路构成系统电路的方法
二、实验内容及测试方法
1.数字钟的计时、译码及显示是用两个六十进制和一个二十四进制计数器通过
译码器驱动和七段LED直接显示其数字，其逻辑框图如下：
十位译码个位译码十位译码个位译码十位译码个位译码24进制计数器时校准60进制计数器分校准60进制计数器秒校准1KHZ振荡器
功能要求：
（1）时分秒基本实现
（2）整点报时功能
（3）时分秒的校准电路
（4）555实现1kHz时钟
（5）对1kHz进行三级十分频
三级十分频大连海事大学实验报告
2.NIMultisim仿真整体电路见附录现对每个模块功能作用、电路及分析进行列举（注：因实验箱上已经将74ls48与共阴极数码管连接好，且本人的设计电路未用到74ls48的功能管脚，故不再对译码部分进行列举和分析）
VCC
R2VCC(1)校时电路
5310Ω5V5047前级由两个与非门RS锁48存器当输入状态为11的时04149候，输出状态不变。利用这
51个原理可以消除抖动；
VCCR3VCC手动校时信号和各级个
10Ω位时钟信号分别接中级的两5V个与非门悬空管脚；
后级与非门输出接时分秒的个位cp端相接
以上电路可以实现校时功能并消除抖动
VCC（2）555时基电路（1kHz）5V
555多谐振荡电路如右图所示，频率可由下式计
R5算：VCC4.7kΩA1f=1.43/[(R1+2R2)*C]VCC9RSTOUT图中参数可以达到要求，仿真波形如下
R436DIS4.7kΩ39THR
TRI
35CONC1100nFC2GND10nF0
555_VIRTUAL
注：输出端接一个与非门的想法来自实际接电路调试时遇到的问题，在接标准信号脉冲分频的情况下可以正常分频的电路接了555的脉冲之后经一级十分频后变成两百多Hz，接了非门之后就可以很标准的变频为100Hz，分析一下，应该是555产生时钟的边沿不标准，有毛刺，进而使计数器单位时间内接收到的边沿（包括毛刺边沿）多于1kHz
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3（3）三级十分频电路
VCC5VU24553456ABCDENPENT~LOAD~CLRCLKQAQBQCQDRCO14131211154
VCC5VU213456ABCDENPENT~LOAD~CLRCLKQAQBQCQDRCOVCC5V5714131211153456ABCDENPENT~LOAD~CLRCLK
565958U236261QAQBQCQDRCO60141312111563VCC912710VCC912710VCC91271074LS161N74LS161N74LS161N
每一级的结构基本相同ABCD接地，即赋初值为0，清零条件为QDQCQBQA=1010，即数到十立即清零，级间通过QD端连接，QD一周期之内的变化值为0000000011，一个周期内只有一个脉动，可以用作级间信号；最后一级输出级1Hz信号，Qc一周期之内的变化值为0000111100，占空比60%的矩形波，由QC作输出波形比较好。
（3）秒、分电路
电路图如右所示（分与秒电路相同，只展示一个电路），VCC5V
级内采用异步信号，十位采用反馈清U4010零法。1112U913VCCVCC5V0级间采用异步信号由前一级的清零端
接反相器接到后一级个位CLK端，14VCC74163N
74160N19
（4）小时电路
VCCVCC电路图如右所示
5V5V
级内采用异步信号，十位与个位均采
28用反馈清零法。3130U14个位的清零信号由两个信号与得：29U15270a．个位到9时0VCCb．个位与十位到23时VCC3234十位的清零信号直接由其QB给得
26由以上电路可以实现24进制74163N4474163N43
3456ABCDQAQBQCQD1413121115710912ENPENTRCO~LOAD~CLRCLK3456ABCDQAQBQCQD710912ENPENTRCO~LOAD~CLRCLK3456ABCDQAQBQCQD14131211153456ABCD710912710912ENPENTRCOENPENT~LOAD~CLRCLK~LOAD~CLRCLK15161413121115172524QAQBQCQD14131211152223RCO大连海事大学实验报告
（6）整点报时功能
电路图如下，分和秒数值满足59分59秒时，报时（蜂鸣器用LED代替，实际电路五八输入与非门，用其它门搭出）
5VCC5V2U203456710912ABCDENP~LOAD~CLRCLKQAQBQCQDRCO141312111545VCC5V03456ABCDENPENT~LOAD~CLRCLK453U12QAQBQCQDRCO1413121115VCC65VU403456ABCDQAQBQCQDRCO1413121115131210111617183718VCCENT201*U934567101413121115VCC9127107VCCENP10ENT912~LOAD~CLRCLKVCC5V074160N21ABCDENPENT~LOAD~CLRCLKQAQBQCQDRCO74160N71474163N19VCC91238R110Ω33LED1074160N三、实验总结
这次实验收获比较大主要在以下几点：
（1）利用Multisim进行电路仿真设计更加熟练
以前都是用纸笔画好电路图来实验室连接调试再找问题，浪费了很多时间，这次实验，我花了很多时间进行电路的仿真，边仿真边设计，自己的每一个想法每一个细节都可以即时验证，节省了大量硬件调试的时间
（2）对一个系统的设计总体把握
数字钟可以说是一个小的系统，从总体上把握一个系统的布局，运行情况以及电路的简洁渡都关系到系统的稳定性、成本以及响应速度
（3）硬件调试能力（4）数字电路设计能力
我的设计电路特点在于
a．异步实现24进制计数器，级内采用异步形式，虽然设计上有些难度，但是在门的节约上效果是明显的
b．分频电路，亦采用异步形式，电路很简洁且得到的波形较好c．自行搭建RS锁存器，消抖效果很好
四、思考题
当电路扩展带有日历功能时，日期的进制会随着月份和年份的改变的改变
而变化，所以其清零与进位电路也要进行相应的调整与改进
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VCC5V25VCCVCC5V5V313024545VCC5V03456ABCDENTRCO15QAQBQCQD1413121128VCC6U410U9VCC5V0141312111591~LOAD~CLRCLK27CENPVC1024U201U1212151833456ABCDENPENT~LOAD~CLRCLKRCO15QAQBQCQD14131211U1414131211附录：总体电路
U1522238295V13111617271500VCC917103456VC7C0VCC91~LOAD~CLRCLK2710ENPENTRCOABCDQAQBQCQDABCD3456QAQBQCQD141312113456ABCDQAQBQCQDVCC10ENPENTRCO1571032202ENPENTRCO3491~LOAD~CLR91~LOAD~CLR2CLK373456710ABCDENPENTQAQBQCQDRCO14131211152CLK2674163N74160N2174160N71474163N
4474163N43VCC912~LOAD~CLRCLK381974160NR110Ω33LED1（注：校时电路未加入总电路电路中）
VCC42VCC5V5VU21633456ABCDQAQBQCQD141312115VVCC57U2362VCC91~LOAD~CLRCLK2710ENPENTRCO15VCCVCC5V60VCC5VR210Ω5350051VCCVCC5VR310Ω414748490R54.7kΩVCCA1613456ABCDQAQBQCQD14131211U24VCC56RSTOUT9RCO15R4364.7kΩVCC91~LOAD~CLRCLK2710ENPENTDIS553456ABCDQAQBQCQD14131211595839THRTRIVCC710ENPENTRCO1591C1100nF74LS161N74LS161N35CONC210nFGND40~LOAD~CLR2CLK074LS161N大连海事大学实验报告
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扩展阅读：数字钟实验报告
数字钟实验报告
【实验目的】
1.让我们在了解数字钟的原理的前提下，运用刚刚学过的知识设计并制作数字钟，通过数字钟的制作进一步了解在制作中用到的各种中小规模集成电路的作用及其使用方法。
2.通过实验进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法，从而实现理论与实践相结合，对电子线路知识的整合和电子线路设计能力的训练。
【实验器材】
SM42036共阴极数码管SN74LFS48N译码管HD74LS161AP计数器HD74LS00P四二输入与非门SN74LS20N二四输入与非门NE555振荡器蜂鸣器470欧姆电阻47K电阻100K可调电阻0.01uf电容0.47uf电容二极管开关电源插座和电源
【实验要求】
计时功能：每隔一秒钟计时一次，通过数码管显示。
校时功能：能够设置实际时间作为数字钟的当前时间，具有时和分的校准时间功能
【实验原理】设计框图
时十位数码管时个位数码管分十位数码管分个位数码管秒十位数码管秒个位数码管译码管译码管译码管译码管译码管译码管161计数器161计数器161计数器161计数器161计数器161计数器555产生10Hz脉冲信号161分频产生1Hz脉冲信号非一下作为秒的十位的脉冲，这样当个位执行置数的同时，十位就有一个脉冲，当十位161输出为0101的时候，执行置数，置0000，构成模5的计数器。
②分部分：分的个位和十位之间与秒的是完全一样的，不同的是分的个位的脉冲是当秒的个位为9且十位为5的时候给分的个位一个脉冲，即把秒的个位置数信号与秒的十位置数信号先或再非作为分的个位的脉冲信号。
③时部分：时的个位脉冲要当分的个位为9且十位为5的时候给时的个位一个
脉冲，这个与分的个位脉冲原理一样，时的个位的置数：a:时的个位输出为9的时候b：个位输出为3，且十位为2并且个位有脉冲的时候；时的十位的置数为个位置数的b种情况的时候执行，时的十位的脉冲为个位的置数信号的非。调时部分：把555的信号断开，把两个琴键式开关分别接电源正极，另一端分别接到分和时的个位的计数器的脉冲接入端，这时就通过按开关的手控操作给分和时的个位脉冲信号。
整点报时：把蜂鸣器的一点接到时的个位的脉冲接入端，另一端接地，时的个位接收一个脉冲时蜂鸣器就会响。
显示部分：把161计数器的输出分别对应接到译码管的输入，译码管的输出对应接到数码管的7个脚。
【实验步骤】
1设计原理图，生成PCB图
2制版（打印，转印，腐蚀，打孔）3焊接调试
【实验任务】
这部分每个同学根据自己的分工写好实验过程中自己做了什么，怎么做的，遇到哪些问题，怎么解决的
【错误分析】
这次实验我们失败的根本原因还是在于原理图，一开始我们161用的是清零，在实验箱上做实验发现清零的信号太窄，不能给下一个161信号，所以就把清零改成了置数，这时候就忽略了一个问题，下一个161的脉冲信号不能像清零信号那样直接用它的非，如果用置数信号的非直接作为下一个161的脉冲信号的话，就会出现一个问题，比如说秒，当秒的个位为9的时候置数，同时给十位脉冲信号，这时个位为9的时候十位就为1，也就是在第九秒和第十秒之间会出现一个19秒。经过分析与讨论，我们找到了解决的办法，同样以秒为例，秒的个位从0000跑到1001，然后置数又回到0000，利用1001到0000的变化，最高位的1变成0，这时候只要把最高位信号非一下作为十位的脉冲信号就可以了。原理图的问题就主要在于这一点，把清零改成置数的时候考虑不够全面，想的太简单。
还有就是调时那一块，我们用的是琴键式开关，忽略了消抖问题，导致有的时候按一下会跳过几个数据，这些都是由于设计的时候考虑不周造成失败的原因。
根据以上原因，我们纠正了原理图，见附页。
【实验分工】
原理图设计，布线：郭欢冉剑罗鹏
制版（打印，转印，腐蚀，打孔）：彭龙飞李亚军刘家波焊接，调试：聂毅华
【实验感想】
这部分也自己写，写好之后打印好明天给我，不要装订，还有原理图我要附上去
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